对RS触发器的理解
逻辑电路图
【说明】:用与非门或者用或非门均可构成RS触发器,下图是以用与非门构成的RS触发器为例。
(下面这个是或非门的,图是网上找的)
真值表
【说明】:
- 这是理论上的真值表,网上的解释过于生硬死板,下面我会对这个结果进行通俗易懂的解释。
- 所谓的Set,Reset,以及Y就是,是根据RS触发器的实际特性(真值表的分析结果)得出的。
输入(Set置位) | 输入(Reset复位) | 状态Q | 输出Y() |
---|---|---|---|
0 | 1 | 1 | 0 复位 |
1 | 0 | 0 | 1 置位 |
1 | 1 | 保持 | 保持 |
0 | 0 | 禁止 | 禁止 |
前提知识
【说明】:需要明确一点,触发器的端口即使我们不人为设置电平,他们也是有电平的,即默认接地,为0电平。
具体分析
- 1.输入端为0,输入端为1,Q端为1,Y均为0(这里可以看出输入端B起的是复位的作用)
- 2.输入端为1,输入端为0,Y均为1,Q为0 (这里可以看出输入端A起的是置位的作用)
- 3.输入端为1,输入端为1时
- 从状态1变为状态3,当输入端A由0变为1,状态为Q此时仍然为1,根据分析可知Y为0,保持了1的状态
- 从状态2变为状态3,当输入端B由0变为1,状态为Q此时仍然为0,根据分析可知Y为1,保持了2的状态
- 4.输入端为0,输入端为0,Y为1,Q为1 (实际上应该:输入端为0,输入端为0,Q不定,Y不定)
【解释说明状态4】:这是理论分析的结果,但这是不现实的.当输入端和输入端同时从1变为0时,实际上总有先后,要么先完成这个变化,要么先完成这个变化,就会导致Q的状态也不定,也就是出现了Q==的逻辑矛盾。
用Verilog语言描述RS触发器
实验任务
描述一个RS触发器电路,开发板上的12M晶振作为触发器时钟信号CLK,两个拨码开关的状态作为触发器输入信号S、R,触发器的输出信号Q和,用来分别驱动开发板上的LED,在CLK上升沿的驱动下,当拨码开关状态变化时LED状态发生相应的变化。
Verilog HDL建模描述
程序文件:
1 | module rs |
仿真文件:
1 |
|
管脚分配
管脚分配图
时序仿真
时序仿真图
实验现象
略(注:自然应该是符合真值表咯)
工程文件下载
- 推荐下载链接:
链接:https://pan.baidu.com/s/1oq79ABJ2pobCjGllpWwGpg
提取码:8rcb - 备用下载链接:
链接:https://www.aye.ink/files/032.zip