基础组合逻辑电路之一位半加器

实验原理

定义:

如果不考虑有来自低位的进位,将两个1 位二进制数相加,称为半加。实现半加的电路叫做半加器。

逻辑表达式:

S=A⊕B
CO=AB

真值表:

真值表

逻辑电路

逻辑电路

Verilog HDL建模描述

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module halfadder
(
input a, //第一个加数a
input b, //第二个加数b
output sum, //显示和的led
output cout //显示进位的led
);

assign sum=a ^ b; //sum=a⊕b
assign cout=a & b; //cout=ab

endmodule

管脚分配

a->PIN_J12->SW1
b->PIN_H11->SW2
cout->PIN_N14->LED2
sum->PIN_N15->LED1

实验现象

略,(注:小灯亮代表数字0)

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