实验原理

定义：

四选一多路选择器，即从输入的四个数据中选择其中一个。通过定义两位变量，产生四种状态，分别对应四个数据其中之一的输出。

逻辑表达式：

Y=AS0S1‾+BS0‾S1+CS0S1‾+DS0S1Y=A\overline{S0S1}+B\overline{S0}S1+CS0\overline{S1}+DS0S1

真值表：

真值表

逻辑电路

理论逻辑电路
逻辑电路
Quartus软件生成RTL电路
逻辑电路

小知识点

wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）；reg表示一定要有触发，输出才会反映输入的状态。

Verilog HDL建模描述

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module Multiplexer
(
input wire a,//定义四位输入
input wire b,
input wire c,
input wire d,
input wire[1:0] select,//定义输出变量的选择变量
output reg led //定义选择器输出结果对应的led
);

always@(select)
	begin
		case(select)
			2'b00:led=a;
			2'b01:led=b;
			2'b10:led=c;
			2'b11:led=d;
		endcase
	end
endmodule

管脚分配

管脚分配图
管脚分配图

实验现象

略（注：此实验当选择器选定一条线路时，只有这条线路的状态可以控制输出结果）

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