实验原理
定义:
奇偶校验,即判断输入变量中1 的个数。当输入变量中1 的个数是奇数时,输出为1。当输入变量中1 的个数是偶数时,输出为0。
逻辑表达式:
真值表:
逻辑电路
理论逻辑电路
Quartus软件生成RTL电路
Verilog HDL建模描述
1 | module parity |
管脚分配
管脚分配图
实验现象
略(注:奇数个按钮上拨,led小灯熄灭)
工程文件下载
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