实验原理

定义：

二四译码器，输入的2位二进制代码共有四种状态，译码器将每个输入代码译成对应的一根输出线上的高、低电平信号。

逻辑表达式：

Y0=A‾B‾Y0=\overline{A}\overline{B}

Y1=A‾BY1=\overline{A}B

Y2=AB‾Y2=A\overline{B}

Y3=ABY3=AB

真值表：

真值表

逻辑电路

理论逻辑电路
逻辑电路
Quartus软件生成RTL电路
逻辑电路

Verilog HDL建模描述

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module decode
(
input wire[1:0]a,//定义两位输入
output reg[3:0]led//定义输出的4位译码器对应的led
);

//always块语句，a值变化时执行一次过程块
always@(a)
	begin
		case(a)
			2'b00:led=4'b0001;//2-4译码结果
			2'b01:led=4'b0010;
			2'b10:led=4'b0100;
			2'b11:led=4'b1000;
		endcase
	end
endmodule

管脚分配

管脚分配图
管脚分配图

实验现象

略，（注：小灯低电平亮）

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