基础组合逻辑电路之三变量表决器

实验原理

定义:

三变量的多数表决器,即当三个人中有两个及以上投票的,则通过。

逻辑表达式:

$Y=\overline{A}BC+A\overline{B}C+AB\overline{C}+ABC\\=(A⊕B)C+AB\\=\overline{\overline{(A⊕B)C}\cdot\overline{AB}}$

真值表:

真值表

逻辑电路

Quartus软件生成RTL电路
逻辑电路

Verilog HDL建模描述

1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
module voter
(
input wire a,//小贾同学
input wire b,//小朱同学
input wire c,//小顾同学
output wire led//表决结果指示灯
);

wire s1,s2,s3;

xor(s1,a,b);
nand(s2,s1,c);
nand(s3,a,b);
nand(led,s2,s3);

endmodule

管脚分配

a->PIN_J12->SW1
b->PIN_H11->SW2
c->PIN_H12->SW3
led->PIN_N15->LED1

实验现象

略,(注:小灯亮代表数字0)

工程文件下载