基础组合逻辑电路之一位全加器

实验原理

定义:

在将两个多位二进制数相加时,除了最低位以外,每一位都应该考虑来自低位的进位,即将两个对应位的加数和来自低位的进位三个数相加。这种运算称为全加,所用的电路称为全加器。

逻辑表达式:

逻辑表达式

真值表:

真值表

逻辑电路

理论逻辑电流
逻辑电路
Quartus软件生成RTL电路
逻辑电路

Verilog HDL建模描述

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module adder
(
input wire a,//输入加数a
input wire b,//输入加数b
input wire ci,//输入低位进位
output wire sum,//输出和
output wire cout//输出高位进位
);

wire s1,s2,s3; //定义中间变量

xor(s1,a,b);
xor(sum,s1,ci);
nand(s2,a,b);
nand(s3,s1,ci);
nand(cout,s2,s3);

endmodule

管脚分配

a->PIN_J12->SW1
b->PIN_H11->SW2
ci->PIN_H12->SW3
cout->PIN_N14->LED2
sum->PIN_N15->LED1

实验现象

略,(注:小灯亮代表数字0)

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