实验原理
定义:
在将两个多位二进制数相加时,除了最低位以外,每一位都应该考虑来自低位的进位,即将两个对应位的加数和来自低位的进位三个数相加。这种运算称为全加,所用的电路称为全加器。
逻辑表达式:
真值表:
逻辑电路
理论逻辑电流
Quartus软件生成RTL电路
Verilog HDL建模描述
1 | module adder |
管脚分配
a->PIN_J12->SW1
b->PIN_H11->SW2
ci->PIN_H12->SW3
cout->PIN_N14->LED2
sum->PIN_N15->LED1
实验现象
略,(注:小灯亮代表数字0)
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